N-17 | 信号完整性：高低阻抗信号、阻抗匹配、反射振铃与串扰抑制
区分高阻抗与低阻抗信号的特征与典型来源，讲解电压跟随器/射极跟随器的阻抗变换作用，深入分析 PCB 中阻抗不匹配导致的反射、振铃和过冲机理，介绍源端/终端匹配方案，以及近端串扰产生机理与抑制措施（3W原则、完整地平面、层间垂直走线）。
信号完整性（Signal Integrity, SI）问题的本质是：当信号边沿足够快、走线足够长时，PCB 走线不再是理想导线，而是呈现传输线效应。理解阻抗匹配和串扰机理，是设计高速数字和高精度模拟电路的必修课。
一、高阻抗信号 vs 低阻抗信号
1.1 高阻抗信号
特点：
- 带载能力弱，输出电阻大
- 只能传递电压，不能抽取电流
- 极易拾取 50Hz 工频干扰，不能长走线（需屏蔽或差分）
- 接 ADC 时要注意采样电容充电时间
常见高阻抗来源：
| 来源 | 典型阻抗 | 说明 | |------|---------|------| | 电阻分压网络输出 | R = R1 // R2 | 分压点输出阻抗取决于电阻值 | | 电位器滑动抽头 | kΩ~MΩ | 机械接触电阻变化大 | | 光电二极管（光伏模式） | MΩ~GΩ | 无增益时输出电流极小 | | 运放/比较器高阻输入引脚 | MΩ~GΩ（CMOS） | 输入偏置电流 pA 级 | | 开漏输出（仅靠大阻值上拉） | 等于上拉电阻值 | 上升沿受 RC 限制 | | 浮空输入引脚 | ~∞ | 极易拾取干扰，必须上拉/下拉 | | RC 滤波中 R 后面的节点 | ≈ R | 滤波器输出阻抗 |
1.2 低阻抗信号
特点：
- 带载能力强，输出电阻小
- 抗人体感应干扰能力强，适合走线
- 可以驱动较重的负载
常见低阻抗来源：
| 来源 | 典型阻抗 | 说明 | |------|---------|------| | 运放输出端 | 闭环 <1Ω | 负反馈将输出阻抗降到极低 | | LDO/DC-DC 电源输出 | mΩ 级（二级滤波后） | 设计目标就是低输出阻抗 | | CMOS 推挽输出 IO | 几十 Ω | 强推挽驱动 | | 信号发生器输出 | 50Ω 标准 | 测试仪器标准阻抗 |
📌 设计直觉：传感器输出通常是高阻抗 → 加运放缓冲变低阻抗 → 再送 ADC 或长线传输。在电路中，阻抗变换是模拟前端的核心功能之一。
二、阻抗变换电路
2.1 电压跟随器（运放缓冲）
Vin ── +IN
−IN ──── Vout
- 传递函数：
Vout = Vin（增益 = 1） - 输入阻抗：MΩ~GΩ
- 输出阻抗：nΩ~mΩ 级别（闭环负反馈）
- 核心作用：阻抗隔离，高阻输入不衰减信号，低阻输出驱动后级
2.2 射极跟随器（BJT 共集电极）
Vcc
│
Rc
│
Vin ── B ─┴── E ── Vout
│
Re
│
GND
- 发射极电压：
VE = VB − VBE ≈ VB − (0.6~0.7V) - 输入阻抗：几十 kΩ
- 输出阻抗：几十~几百 Ω
- 成本极低，但存在 0.6~0.7V 的 Vbe 压降，且温度漂移大
💡 电压跟随器和射极跟随器都能做阻抗变换，但运放方案精度高、无压降、温度稳定性好，是现代设计的首选。射极跟随器仅在成本极度敏感或高频（运放带宽不够）时考虑。
三、PCB 中的阻抗不匹配与反射
3.1 传输线效应
在 PCB 中，如果走线的特征阻抗（由线宽、介质厚度、介电常数决定）与源端/负载阻抗不匹配，信号在传输线上会发生反射。
- 阻抗突变点越多，反射越严重
- 反射回源端的信号再次反射，来回反弹 → 形成振铃（Ringing）
- 相邻走线间反射叠加 → 出现过冲（Overshoot）/下冲（Undershoot）和串扰
典型场景： 单片机 I/O、SPI 等高速数字信号输出时，接收端是芯片高阻抗引脚（如 ADC 输入、GPIO），负载近乎开路（阻抗远高于走线阻抗），信号到达末端发生全反射，波形振铃、过冲。
📏 何时需要考虑传输线效应？ 当走线长度 > 信号上升沿空间长度的 1/6 时。经验公式：
Lcrit ≈ Tr × c / (6 × √εr)例如 Tr=1ns，FR4（εr≈4.2），则 Lcrit ≈ 2.5cm。超过这个长度的走线需要做阻抗控制和端接。
3.2 端接匹配方案
① 源端串联端接
驱动器 ── [Rs] ──────────────→ 接收端（高阻）
- 在源端靠近驱动器输出处串联一个电阻 Rs
- Rs + 驱动器输出阻抗 = 走线特征阻抗 Z₀（通常 50Ω）
- 如驱动器输出阻抗约 20Ω，则 Rs ≈ 33Ω
- 优点：简单、无直流功耗
- 缺点：走线中段波形是半幅，不适合多接收端
② 负载端并联端接
驱动器 ──────────────┬──→ 接收端
[Rt]
│
GND（或 Vtt）
- 在接收端并联电阻到地（或参考电压）
- Rt = Z₀（如 50Ω）
- 优点：信号完整，适合多接收端
- 缺点：一直有直流功耗（
V/Rt），会拉低电平；差分信号大量使用
💡 实际嵌入式设计中，SPI、SDIO、FPGA 等高速总线最常用源端串联 33Ω 电阻；DDR、USB、以太网等使用专用端接方案（ODT、差分终端等）。
3.3 抑制振铃的额外措施
- 减小回流环路面积：高速信号下方必须有完整的参考地平面
- 走线不要分叉：菊花链（Daisy Chain）优于星型分支（T-Branch），尤其是时钟和高速信号
- 尽量少打过孔：每个过孔引入阻抗不连续和寄生电感
- 降低边沿速率：使用较慢的边沿（串联电阻、配置驱动能力），前提是时序允许
四、近端串扰（Near-End Crosstalk）
4.1 产生机理
串扰来自相邻走线边缘的场耦合：
- 互容耦合（电场）：相邻走线间的寄生电容
- 互感耦合（磁场）：相邻走线环路间的变压器效应
攻击线（Aggressor）上的电压/电流变化通过容性和感性耦合在受害线（Victim）上产生噪声。近端（靠近驱动端）的串扰表现为一个与攻击线边沿同宽的脉冲，因此称为近端串扰（NEXT）。
4.2 抑制串扰的核心措施
① 3W 原则
相邻走线的中心间距 ≥ 3 倍线宽：
│ │ │
│ W │ W │
│<───>│<───>│
│ 3W │
3W 原则可将线间串扰降低到约 −20dB 以下。对于更高要求的场合（如高速差分对、模拟信号），使用 5W 或更大间距。
② 完整地平面
地平面吸收电场和磁场，大幅降低耦合。地平面不要分割、不要在高速信号下方走缝隙——回流电流会绕道，增大环路面积。
- 4 层板优选叠层：Signal - GND - VCC - Signal
- 高速信号始终以完整地平面为参考
③ 平行走线不宜过长
两条平行线并行距离越长，累积串扰越大。如果必须平行，缩短并行长度或加大间距。
④ 不同层走线尽量垂直，不要平行
相邻层的信号线互相垂直布线，避免层间串扰。
顶层走线: ────────────── (水平)
底层走线: │ │ │ │ │ (垂直)
五、模拟与数字混合设计要点
| 问题 | 应对措施 | |------|---------| | 数字开关噪声耦合到 ADC | 模拟地与数字地单点连接（或统一地平面分区布局） | | 高阻抗传感器拾取工频干扰 | 缩短走线、加屏蔽、使用差分信号、提高输出阻抗对称性 | | 电源纹波影响 ADC 精度 | 模拟电源加 LC/RC 滤波，独立 LDO 供电 | | 参考电压漂移 | VREF 加缓冲和去耦电容，远离数字开关区域 | | 运放自激 | 电源就近去耦、输出串电阻隔离容性负载、检查反馈回路布局 |
📌 核心原则：模拟信号走短线、走内层、远离数字开关；高阻抗节点面积最小化；地平面完整不分割（现代高速设计倾向于统一地平面，靠物理布局分区而非割裂地平面）。
原始笔记照片
